素子分離のお話し

素子分離(アイソレーション)のお話しです。
素子分離(アイソレーション)は図1に示すようにトランジスタがお互い干渉しないように間に絶縁体のSiO2を埋め込んである構造になっています。しかしなぜこれでアイソレーションされてお互い干渉しなのかは余り説明されていません。

図1-素子分離の例(LOCOS)

図1-素子分離の例(LOCOS)

実はこのままであればSiO2は無くとも問題ありません。初回に解説しましたがソース・ドレインと基盤のシリコンSiはダイオード構造になっています。ダイオードは電源に対して逆接続ですので電流は流れません。問題は図2のような場合です。

図2-素子分離が必要な場合

図2-素子分離が必要な場合

デバイスはなるべく小さくデザインしなくてなりません。図2のようにトランジスタ①とトランジスタ②の間に余裕があるとデザイナーはそこにゲートを走らせます。このゲートは別の所にあるトランジスタ③用のゲートですが、このことにより偶然にトランジスタ①、②間にトランジスタができてしまいます。MOSトランジスタのソース、ドレインは対称なのでどちらがドレイン、どちらがソースでも動作します。よって偶然に出来てしまったトランジスタ(寄生トランジスタと言う)によってトランジスタ①と②がチャネルでつながってしまいます。これが干渉の正体です。ではどうするかですが、ゲートの走りそうな所に厚く絶縁膜を敷いておく方法を使います。厚い絶縁膜はMOSトランジスタでは厚いゲート膜になりますから閾値Vtが高くなってトランジスタはオンしません。デザイナーは安心してどこでもゲートを走らせることができます。素子分離の方法には大きく2通りありLOCOS(Local Oxidation of Silicon、局所酸化と呼ばれるもの(図1)とSTI(Shallow Trench Isolation(図3)です。

図3-STI素子分離

図3-STI素子分離

最新のデバイスは平坦にしなくてはならないのでSTIが用いられています。またSTIはドライエッチでシリコンに溝を掘ってから酸化膜を埋め込みますので寸法制御性に優れています。LOCOSはシリコン基板に半分熱酸化膜を埋め込んだ構造になっていてフィリップス社で開発されました。こなれたプロセスで長い歴史があります。シリコン面から約45%上に出ていて残り約55%が下に潜り込んでいます。微細化に伴って寸法制御が難しくなったのと段差がありますので不利になってきました。しかしプロセス的には安定していて今でも多用されています(図4)。

図4-LOCOSによる段差

図4-LOCOSによる段差

 

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