トランジスタからICへ

この章では再びダイオードから始めて、デバイスの代表であるMOSトランジスタの構造と原理、その作り方を見てゆきましょう。

*****分かり易さを優先しております。学問的には正しくない部分もありますことをお許しください!*****

.前回は半導体の基礎とトランジスタの発明、ダイオード構造などのお話しをしました。
今回もまたダイオードから始めます。ダイオードは全てのデバイスの基礎となります。

2-1:再びダイオードからスタート

ダイオードはp型半導体とn型半導体を結合した構造(pn接合ダイオード)をしていて、一方向にだけ電流が流れます。所でこの場合おもしろい現象が起こります。前にn型半導体はマイナスの電荷(電子)が詰まっている半導体、p型はプラスの電荷(ホール)が詰まっている半導体と考えます、と言いました(学問的には正しくありませんが)。

図10 PN接合ダイオード

図11 順・逆方向接続

2つの半導体をくっつけるとN型の電子とP型のホールは引き合うはずです。くっ付けたとたんにマイナスの電子とプラスのホールは相手側へ移動して行きます。そしてプラスとマイナスは互いに打ち消しあい消滅してしまいます。このように次々と電子とホールが相手側へ移動してしまうと、何もしなくてもダイオード中に電流が流れることになってしまいます。適当な抵抗値にしておけばヒーターの様に発熱し、半導体懐炉になるでしょうか?・・・しかし実際には何もしないでダイオード中に電流が流れることはありません。何か仕組みがあるはずです。

図3下にはこの状態の模式図を示しています。接合面付近の電子とホールは消滅しキャリアが無い状態になっています。キャリアが無ければ電流は流れません。この領域を空乏層と言います。正にキャリアが空で乏しい層です。

図4 PNの接合

この空乏層は次々に広げって行くでしょうか?もしそうなればP、N半導体中の全てのキャリアは消滅してしまいます。実は、そのならない仕掛けがありあす。前の章でN型半導体、P型半導体は電子やホールが詰まっている半導体で、中性だと言いました。もし中性であるなら、そこから電子やホールが出て行って抜けた後はどうなるでしょうか?マイナスの電子が抜けた後のN型半導体はプラスに帯電するでしょう。また、ホールが出て行って抜けたあとのP型半導体はマイナスに帯電するでしょう。帯電したプラス電圧+Vやマイナス電圧-Vは、ビルドイン電圧とか組込み電圧と呼ばれます。この電圧で後からやってくるホールや電子を押し戻してそれ以上入ってこれなくしています。一種の障壁(バリア)ですね。この障壁電圧によってダイオード中の電子やホールの移動は阻止されます。従って内部電流は流れません。誰が考えたのでしょうか、素晴らしい仕組みですね。ビルドイン電圧しを計ってみたいのですが、外から電圧計などでは計れません。

図4 組込み電圧

図5の様にダイオードの接合部分の近くでは電子とホールが結合し消滅していて空乏層と言いました。この部分は電気を通しません。一方電子の詰まっているn型の部分はキャリアがありますので電気が流れます。またp型の部分はホールというキャリアがありますからやはり電気が流れます。よって電極と同じ様に見ることができます。これは絶縁物を電極で挟んだコンデンサと同じことです。PN接合ダイオードはコンデンサと等価になります。トランジスタは2つのダイオードから作られますから最低2個のコンデンサがあります。これが後でトランジスタ特性に影響してきます。コンデンサCの容量は式1で表されます。Kは誘電率、Sは電極の面積、tは電極の間隔で単位はF(ファラッド)です。

図5 空乏層=C

図6の様にダイオードに逆方向に電圧をかけてゆくにつれて空乏層は広がってゆきます。より強い電圧がより多くの電子やホールを引き付けるからです。これはコンデンサの電極間隔tが変わることになります。従って逆方向電圧でダイオードのコンデンサ容量が変わります。これを利用したダーオードが商品化されていてバリキャップ(可変容量ダイオード)というものです。しかし全てのダイオードは可変容量ダイオードです。

図6 空乏層の広がり

デバイスを作った後に特性を調べますが簡単で有効なテストはダイオード特性を見ることです。ダイオードの電圧-電流特性は図7のようになります。順方向は僅かの電圧で電流が流れます(実際には順方向でも障壁電圧以上にしないとながれません)。逆特性は電圧を掛けていっても微小な漏れ電流しか流れません。しかしある一定の電圧を超えると降伏して大電流が流れだします。降伏する電圧はBV(Break Down Voltage)と言います。これが正常なダイオード特性です。しかし製造工程中や材料などにトラブルが発生したりしますとこの特性が崩れます。現場などではよくPN接合(ジャンクション)の耐圧が持たないとかリーキーな接合になったなどと言います。ジャンクションとは接合のことでPN接合面のことです。原因は様々ですがダメージや汚染、結晶欠陥などが上げられます。 つまりダイオード特性をチェックしていれば工程不良や製造材料の良し悪しが発見できます。

図7 ダイオード特性

トランジスタは普通2個のダイオードから作られていますので、ICなどのデバイス中ではダイオードの数=PNジャンクションの数は相当なものになります。1個1個のpn接合ダイオードの漏れ電流(リーク電流)は小さくても何百万、何千万個もの数では漏れ電流は巨大になりデバイスが正常に働きません。ダイオードが正常に作れない場合の一つの原因は金属汚染ですが、金属は云わば電子の塊です。シリコン中を超高速で拡散移動しますからダイオードなどのデバイスにとってはキャリア以外のコントロールできない不純物が入ってきたことになります。金属汚染は絶対避けなければならないものです。素材や使用する薬品、装置、工具など生産に関わるものに全てには絶対的な汚染対策が要求されます。

図8 ダイオd-ド(PN接合)リーク

2-2:MOSトランジスタのお話し

今までの知識を持って、これからはMOS型トランジスタを見て行くことにしましょう。
下図9はNチャネルMOS型トランジスタの原理図で、MOS型は現在の主流となっているトランジスタです。2個のダイオードから成り立っているスイッチです。構造は割合簡単で、シリコン基盤の上に極めて薄いシリコン酸化膜(SiO2)を乗せその上にゲートと呼ぶ電極があります。ゲートの両脇のシリコン基盤中にはそれぞれ電極となるソースとドレインがあります。ゲートに電圧を加えるとソース・ドレイン間に電流が流れます。

図19 MOSトランジスタ

図10は実物の電子顕微鏡写真と立体構造にしてみたイラストです。MOS(モス)とはMetal Oxide Semiconductorの頭文字をとってつけられた名前です。構造が上からゲート電極(金属)、その下にゲート酸化膜(Oxide)、最後に半導体基板(Semiconductor)でサンドイッチ構造をしているためです。ちなみにLgはゲート長、Wはゲート幅と言います。私は半導体業界初めの頃はなんだか逆のようなイメージでした。LgやWはOn特性(閾値電圧Vg)や増幅度(Gm)特性などに影響しますので、厳密な寸法制御が要求されます。

図10 MOS構造

MOSトランジスタの動作を見て行きます。図11はN型MOSトランジスタですので、基盤はP型でソース・ドレインはN型半導体になっています。電圧の掛け方は以前にお話しした様に、半導体ではPN接合が逆接続になるよにします。Pにマイナス、Nにプラスです。従ってドレインにプラス、ソースにマイナス(Vsdと定義)、ゲートにはプラス(Vgと定義)を加えます。学校教科書的には図11の通りですが、実際には基盤のP型半導体にはマイナスが接続されていて、Vbbバックバイアスとかバックゲートバイアスと言います。今回は話しを簡単にするために、グランドに落としてあります。ゲートに電圧を加えないか、電圧が低い場合にはトランジスタはONしません。PN接合のダイオード構造に対して逆接続になっているためです。ソースとドレインのN型半導体の中にはマイナスの電子が、基盤のP型半導体中にはプラスの電荷を持ったホールがあり電源に引っ張られていると考えれば分かり易いでしょう。

図11 MOSトランジスタ動作原理

ここでゲート直下の構造に着目してみます。ゲートは電極ですから導体です。その下のゲートオキサイドはシリコン酸化膜(SiO2)で絶縁体です。その下はシリコンの半導体基盤ですから半導体で、導体です。従って一種、コンデンサの構造になっています。MOSキャパシタとも呼ばれます(図12)。

図12 MOSキャパシタ構造

この状態でゲート電圧Vgを加えていったらどうなるでしょうか?
図13はこの様な状態を模式的に示したものです。キャパシタの両電極にはそれぞれ電荷±Qが誘起されます。電荷量Qは加えた電圧V、今回の場合にはゲート電圧Vgに比例します。また、キャパシタ容量C(F)にも比例します。図13中の式(1)でKは誘電率で、Sは面積-MOSトランジスタのゲート面積、tは電極間隔でこれはゲート酸化膜の厚さに相当します。

図13 MOSキャパシタ誘起

コンデンサの上側電極であるゲートにプラスを加えると反対側の電極すなわちシリコン基盤上にはマイナスが現れます(図14)。これはP型基盤のシリコン中にマイナスの電気(電子)が誘起されるので反転層と呼びます。P型が反転してN型になる感じです。このままではまだNの数が少ないので変化はありません。

図15 Vg Up

やがてゲートに与える電圧Vgがある一定の値(閾値電圧Vgt)を超えますと全て反転して、誘起された電子がゲート酸化膜直下に道を作ってソースとドレイン間が電子でつながります(図15)。このタイプのトランジスタはソース・ドレインがN型なのでここで初めてソース - チャネル -ドレインとN型キャリア、すなわち電子がならびます。これが電池の電圧に引かれて移動し電流が流れることになります。ゲート直下に出来る反転層をチャネルと言いますがチャネルとは海峡のことです。チャネルが形成されることでスイッチができて電流がながれると言うわけです。N(電子)でチャネルができますのでNチャネルMOSトランジスタとかN型MOSトランジスタとか呼ばれます。

図16 Vg>Vgt

所で、いつ反転層がつながってチャネルが形成されるのかと言う問題があります。それはゲート電圧が閾値電圧Vgt(この場合の添字tはThresholdのt意味です)になったときです。 ゲートの下はコンデンサの構造になっているので、ゲート電極に電圧を掛ければ(この場合にはプラス+V)絶縁膜を挟んで反対側には逆の電圧(今回はマイナス-V)が現れます。とは言っても良く考えるとマイナスが誘起されたシリコン基盤中には、ホールがウヨウヨいます。誘起された電子のマイナスは、ホールと直ぐに結合して消滅してしまうに違いありません(図16)。
従ってゲート直下に反転層を作り出し、維持するには大きな電圧を掛け続けなくてはなりません。消滅以上に発生させて作り続けるといったイメージです。この電圧がゲート閾値電圧Vgtです。

図16反転層の形成

PチャネルMOSトランジスタの場合にはキャリアがホールです。電源極性のが全て逆になる他はNチャンネルMOSとトランジスタと同じ動作です(図17)。

図17 PチャネルMOSトランジスタ

ここでおさらいをします:

基盤はp型でソース・ドレインがn型、チャネルが電子で形成されるタイプのトランジスタはnチャネルMOSトランジスタと言い、基盤がn型でソース・ドレインがp型、チャネルがホールで形成されるタイプがpチャネルMOSトランジスタと呼びます。MOSとはMetal Oxide Semiconductorの略でゲート・絶縁膜・基盤の半導体のサンドイッチ構造からきています。ゲートは本来金属の電極ですが、工程の都合で現在はポリシリコン(多結晶シリコン)を使用するのが一般的です。また閾値電圧Vgtを決める要素は大きく3つあります。1つ目はゲート酸化膜の厚さtです。ゲートの反対側に誘起される電荷の量Qはコンデンサーの特性により図13の式(2)で表されます。Cはコンデンサの容量(F)ファラッドで、同図13の式(1)で示したようにKは間に挟む物質で決まる誘電率でゲート酸化膜SiO2の誘電率です。Sは電極の面積、tは電極間隔です。電極間隔は結局ゲート酸化膜の厚さですので、ゲート酸化膜の厚さによりQが決まると言うことになります。ゲート酸化膜厚tが薄くなれば低い閾値電圧Vgtになり、逆に厚くなればVgtは高くなります。このためゲート酸化膜には極めて均一な膜厚が要求されてきます。またゲート酸化膜厚は1nm(ナノメータ)のオーダーで極めて薄ものです。
Vgtを決める2つ目の要素はゲート酸化膜の誘電率Kです。日本では誘電率はεで表しますが、アメリカではKの様です。誘電率K(ε)が高ければ誘起できる電荷Qも大きくなりますので、Vgtは誘電率K(ε)に比例することになります。ゲート材やキャパシタ絶縁体に高誘電率材-Hi Kと言う-を使うプロセスも多くあります。3つ目は基盤の濃度です。この例では、P型シリコンウエハーです。MOSトランジスタの閾値電圧Vgtはトランジスタの種類毎に違いますので、調整しなくてはなりません。これはインプランテーション(不純物打ち込み)と言うプロセスで行います。不純物をイオンの形にしてから電界を掛けて加速し、シリコンに打ち込んでいます。
打ち込む場所は、ゲート酸化膜の直下で、ここにチャネルが形成されるからです。チャネル形成部(ゲート酸化膜直下)の濃度を上げれば、反転層が出来難くなりますので、Vgtは上がります。逆に薄くすれば反転し易くなりVgtは下がります。これらを制御するプロセスはVt調整インプラと呼ばれます。なを、インプラで打ち込んだ不純物はそれだけでP型やN型の半導体になる訳ではありません。熱を加えてシリコン原子と共有結合させて始めて使えるものになります。このプロセスはActivation(活性化)と呼ばれます。別章の要素プロセスで詳しく解説します。

図17では基盤のシリコンにバックゲートバイアスと言うPN接合が逆方向になるように電圧をかけています。一つの理由は基盤のPとソース・ドレインはPNダイオードになっています。ですから何も電圧をかけないと空乏層は最小幅になります。するとコンデンサとしてみたPN接合容量は最大になります。接合容量が大きいとチャリアの電子やホールが移動する時に一々充電しなくてはなりませんからスピードが遅くなります。このため逆方向に電圧をかけ空,乏層を広げて接合容量を減らしています(図18)。またバックゲートバイアスVbbをかけると閾値がその分だけ高くなります。これを逆に応用してゲートに規定電圧をかけておいてバックゲートバイアスをテスターで変化させて各トランジスタが何ボルトでオンするかなどを一気に測定する方法もあります。

図18 VbbとMOSキャパシタ効果

2-3:IC集積回路を作る-要素プロセスの概要

デバイスの作り方は写真技術を応用して、シリコン基盤上に構造体を作りこむことです。パターン焼付け、現像など写真の用語が出てきます。構造体を作る基本プロセスはCVD、PVDなどシリコンへの膜付けおよびパターンを膜上に焼き付けるフォトリソグラフィイ、焼き付けた膜をマスクにして不必要な部分を削るエッチングです。PN層を作るプロセスなども合わせ、基本となるプロセスは10種程度ですが、これらの間を何回か繰り返しながらデバイスは作られてゆきます。冗談の様ですが、煎餅焼きやサンドイッチをイメージすると良いでしょう。図19は1章にも出てきました、プロセスのイメージです。ここでは理解し易くするため、初めに各要素プロセスの概要を見て行くことにします。詳しい各製造プロセスは次回3章以降順次解説してゆきます。

図15半導体工程概要

2-3-1:CVD
CVD Chemical Vapor Deposition 化学的気相成長  材料ガスの分解によりシリコン基盤表面との表面反応により成膜します。絶縁膜をつけるものはDCVD(Dielectric CVD)、金属膜をつけるものはMCVD(Metal CVD)と言います。DCVDは主に素子を絶縁するために、MCVDは電極や配線を作る工程で用いられます。半導体デバイスは各種の膜をサンドイッチ状にして積み上げて作られています。石英SiO2やシリコンカーボンSiCチューブの中にウエハを入れ減圧状態にしてから、ガスを流しヒーターで加熱して膜をつけるものは熱CVDと言います(図20左)。 また低温で膜をつけなくてはならない配線工程(BEOL)などは放電を利用してガスを解離させ成膜させます。これはプラズマCVDと言います(図20右)。今は、CVDは膜(薄い膜なので薄膜と言います)を付けるプロセス(薄膜プロセス)であると覚えておきましょう。

図19 CVD

2-3-2:フォトリソグラフィー(Photo-lithography)
露光機を中核とする工程で微細な構造体をつくるキーとなるプロセスです。レジストと呼ばれる感光剤をシリコン基盤に塗るコーター(Coater)やステッパーと呼ばれる縮小露光機(Stepper)、現像はデベロッパー(Developer)といいます。さらに加熱するためのベーク(Bake)、ホットプレートなどが一体化されたセットになっています。最先端工場ではエキシマレーザー光を使った露光装置を使用しており、光の波長はArFで197nmと短く、使用するレジストもアンモニア雰囲気に敏感な化学増幅型になり環境管理が難しくなってきております。露光機はキャノン社やンニコン社、オランダのASM社が有名です。一昔前の銀塩カメラと同じなのですが、デジカメ世代の方にはピンとこないかもしれませんね。実感したいのでしたら、秋葉原の電気街か通販で銅箔にレジストが塗られた感光基盤、現像剤と塩化第二鉄溶液を購入します。透明フィルムにマジックペンでパターンを描いて、日光か蛍光灯にで20~30分当て感光させます。現像剤を水で溶いて現像液を作り、浸し現像します。割り箸などで、基盤をゆすりながら30秒位でパターンが浮き出てきて現像できます。水で洗浄してから、塩化第二鉄溶液に浸すと銅がエッチングされ銅のパターンが出来上がります。以上が、フォトリソプロセスです。フォトリソグラフィー狭義的には、エッチングしたくない部分をカバーして残したい部分を作るものです。マスクとも言ったりします。マスク工程とも言います。マスクになる部分はレジストと呼ばれます。ResistはResisitanceと同じことで耐えるとか抵抗すると言った意味です。ざっと言ってしまえば感光性の有機ゴムです。レジストには2種類あって、光が当たったところが溶剤で溶けて無くなってしまうタイプがポジ型レジストで、硬化して溶剤に溶けないで残るものがネガ型レジストです。ポジ型ではレジストを溶かす現像液には強アルカリ液を使います。ネガ型の現像液にはキシレンのような有機溶剤が用いられます。

図21 フォトリソグラフィー

2-3-3:ドライエッチング
ドライエッチング(Dry Etching) フロン系の反応性ガスを真空容器中で放電によって解離させ、生成した反応性生成物を膜と反応させてけずるプロセスです。フォトリソプロセスと相まって微細化構造体をつくるものです。主にシリコン系Siをけずるもの、絶縁物系(SiO2、SiNなど)をけずるもの、金属系(アルミ、タングステン、TiNなど)をけずるものがあります。ずっと以前には塩化第二鉄で銅をエッチングしていたように、化学薬品によるウエット(wet)エッチング(etching)でしたが、現在では放電ガスによるドライエッチングが主流になりました。

図22 ドライエッチング

2-3-4:イオンインプランテーション
Ion Implantationイオン打ち込み シリコン基盤中にp型、n型半導体を作るのはインプランテーションと言う工程です。ボロンやリン、ヒ素をイオン化して加速し物理的にシリコン中に打ち込みます。イオン発生室、質量分析器、加速管などからなり装置は巨大で重量は装置の中でも最大級です。

図23 イオンインプランテーション

2-3-5:サーマルプロセス(熱工程)
Thermal Process、石英チューブやSiCチューブなどでシリコン基盤を加熱して膜質を改善強化したりインプラで打ち込んだ不純物をシリコン中に拡散させp型、n型半導体をつくったりと加熱工程もたくさんあります。またヒーターで加熱するFTP(Furnace Thermal Process)ランプ加熱で急速加熱するRTP(Rapid Thermal Process)があります。

図24 サーマルプロセス

2-3-6:PVD
PVD(Physical Vapor Deposition)物理的気相成長、スパッタとも呼ばれます。磁場をかけたマグネトロン放電によって作られたアルゴンイオンを加速し金属原子をターゲットからたたき出し反対側の基盤に膜を堆積させます。蛍光灯が古くなると両端が黒くなりますが、あれはフィラメントのタングステンがスパッタされたものです。

図24 PVD

2-3-7:洗浄プロセス(ウエットプロセス)
汚染源やパーティクルと言われるゴミなどを洗浄したり不要な膜をエッチングして取ったりする工程です。歩留まりを決める重要なプロセスです。シリコンを相手にするトランジスタ工程FEOLではRCA洗浄に代表される酸系の薬液を、配線工程のBEOLでは酸で金属が溶けてしまいますので有機溶剤系などを用います。

図26 洗浄プロセス

2-3-8:CMP
CMP(Chemical Mechanical Polish)科学的機械的研磨で運動エネルギーを使って化学的に膜を削って平坦にする装置です。構造体の上に膜を付けてゆくと凸凹になります。表面を平坦にしないと構造体を乗せられなくなります。多層配線では必須です。CMPの応用はこの他にSTI(Shallow Trench Isolation)、Cu配線でのダマシンプロセスなどがあります。

図27 CMPプロセス

2-4:MOSトランジスタプロセスプロー

実際のデバイス工程でのMOS型トランジスタの作り方の概要を見て行くことにしましょう。
今回は1個のトランジスタを作りますが、実際のデバイスではたくさんのトランジスタを作り込みます。しかし工程の基本は何ら変わりません。ここでご紹介する条件はあくまでも仮の数値ですが、実際のものからそれ程遠いものでもありません。解説図では左側にプロセスのイラストを、右側にはプロセス装置とマスクパター(素子を作るための転写パターンの様なもの)を載せてあります。社員実習ではこのマスクパターンを使って、MOSトランジスタ様のサンドイッチを作ります。出来上がりましたら、カットして断面構造を観察した後で、皆で食べます-サンドイッチですから。

2-4-1:ロット投入(Lot input) start with P(100)
初めにウエハ(Wafer)と呼ばれるシリコン基盤をラインに投入することから始まります。ウエハーはP(100)タイプのウエハーを使うことが多いものです。 PはP型半導体のウエハと言うことで濃度の薄い半導体基盤上にトランジスタなどを作り込みます。(100)は結晶方位で100面に作る熱酸化膜SiO2の質が優れている(絶縁耐力が高い)ためよく用いられます。

Vgtプロセス

1.ロット投入・洗浄工程(RCA洗浄)
まずは洗浄から入ります。ゴミ(パーティクル)、 金属による汚染が歩留まり、特性に影響します。酸、アンモニア、過酸化水素、水の混合液RCA洗浄というものが一般的です。家に入る前にお風呂で汚れを落とすようなものです。
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2.ダミー酸化(通常ゲート酸化と同じ)
熱酸化炉(ファーネス) 900度 O2、H20、CLなど
シリコン表面に熱酸化膜(SiO2)を成長させます。 ゲート酸化膜を同質の膜で極めて優秀な膜です。後の工程で取り除くためダミー酸化(擬似酸化)と呼ばれます。この場合は後で結晶欠陥を防ぐためです。

3.Vt調整よう不純物打ち込み
インプラ(インプランテーション) BF2+、140Ke、2E12、7度
MOSトランジスタの閾値を決めるためゲートになるシリコン部分の直下に不純物を打ち込みます。エネルギーや濃度はトランジスタの種類毎に決めます。ここではp型半導体になるボロンを角度7度で打ち込んでいます。詳しい解説はインプラの回でする予定です。濃くすればVtは上がります。

4.ダミー酸化膜除去
HF洗浄
APM、HPM洗浄 -旧名RCA洗浄
半導体プロセスではしつこい程洗浄工程を通ります。汚染を極度に嫌うためです。特にシリコン面はデバイスを作るところですから細心の注意を払います。ダミー酸化膜はインプラ時に金属汚染からシリコンを守るためなどに使用しました。重いイオンでボロボロに痛めつけられていますから取り除きます。

5.引き伸ばし拡散 ゲートOX酸化 熱酸化炉(ファーネス)     900度 O2,H20,CL2など
インプランテーション後は必ず熱プロセスが入ります。打ち込んだ不純物とシリコン原子を共有結合させないとN型やP型半導体にはなりません。熱を加えると打ち込まれた不純物はシリコン中を拡散しながら広がってゆきます。同時に濃度は薄くなってゆきます。引き伸ばし拡散と呼ばれることもあります。この時の熱を使ってVt調整インプラで打ち込んだボロンをシリコン中に拡散させp型半導体を作っています。この引き伸ばし拡散では酸素を導入して、同時に熱酸化膜(SiO2)を成長さ、これがゲート酸化膜となります。ここでは酸化の。MOSトランジスタの特性に大きく作用します。最先端のトランジスタでは1nm以下と極めて薄い構造となって来ています。 ゲート耐圧が重要で、ゴミ(パーティクル)、ピンホールや汚染の無い均一で良好な薄膜が求められます。

ゲート・S/Dプロセス

6.ゲートポリシリコンデポジション      CVD 600度 SiH4 + PH3など
一般にPoly Siは抵抗を下げるためリンPや砒素Asを入れています。ドープドポリシリコンと呼び入れているヒ素やリンなどをドーパンドと呼んでいます。
7.ゲートパターニング
ニコンやキャノンに代表される露光機でパターン転写を行います。
Aレジスト塗布
レジスト(Resist)という感光剤をウエハーに塗ります。厚さは1μm前後です。厚さはレジストの粘度とレジストコーターと言う回転しながら塗布する装置の加速度、回転数などで決まります。写真で言うとフィルムに当たる部分になります。
B露光(Expose)
ガラス基板にクロムでつくられたマスクを通して露光が行われます。マスク上のパターンが光の透過、不透過でレジストを感光させます。光が当たったところが化学変化を起こします。撮影です。
C現像(Develop)
レジストコーターと同じような構造の現像機(デベロッパー)を使います。光が当たった所が化学変化して薬液に溶けます(ポジ型レジスト)。まさに現像そのものです。
8.ゲートエッチ(ポリシリコンエッチ)
プラズマドライエッチという装置でレジストをマスクにしてエッチングします。反応性のガスを放電で解離させ膜と反応させます。この部分がゲート電極になります。このように構造体の作り込みはCVDなどによる膜付け(フィルムデポジション)とマスクパターンの転写(フォトリソグラフィ)及びエッチングからなります。
レジストアッシング
エッチングでマスクとなったレジストは有機質の膜です。酸素放電を使ったレジストアッシング装置(灰化装置)で燃やして除去します。
洗浄工程(ウエットクリーン)
RCA洗浄に代表されるような薬液による洗浄でレジストの残り、有機物や金属汚染物を取り除きます。APMはアンモニア・過酸化水素水・水の混合液で有機物の除去に使用します。SPMは硫酸・過酸化水素水・水の混合液で有機物や金属の除去に、またHPMは塩酸・過酸化水素水・水の混合液で金属の除去に使われます。ウエットバスと呼ばれる薬液を入れた槽を温調しながら超音波で振動を与えて洗浄する場合もあります。

S/Dプロセス

10.インプラ前SiO2膜デポジション(膜堆積) CVD 10nm
インプラで不純物を打ち込みソース・ドレインをシリコン中に作る工程の前で薄いSiO2をCVDという装置で付けます。インプラによる金属汚染を防止するための膜として使用する他チャネリングという現象を防ぐためでもあります。チャネリングについてはインプラの所で詳しく説明いたします。CVDはトランジスタ周辺なので膜質の良いものが必要です。LP-CVDのTEOSなどが用いられます。

10.S/Dインプラ                    As+、40Kev、2E15、0度
ソース・ドレインをゲートの両側に作るためのインプラです。NチャネルMOSトランジスタなのでn型半導体をつくります。本来レジストマスク工程が入りますが簡単化のためゲートそのものをマスクとして使用してここでは省略しています。したがってマスク無しでソース・ドレインがゲートの脇に出来上がりますのでこれを自己整合(セルフアライン)と呼びます。セルフアラインは工程を簡略化するのに最適な手法ですので随所にでてきます。不純物はゲートのポリシリコン中にも入り込みますが突き抜けなければ問題ありません。

13.S/Dアニール(ドライブまたは活性化)
熱工程 ファーネスプロセス 900DC、N2、30~40分またはRTP
インプラ後に洗浄工程が入りますがここでは省略しました。インプラでイオンにした不純物を打ち込みますが金属も引っぱってくる可能性もあります。洗浄をしながら次工程へ流します。インプラで不純物を打ち込んだだけではp型やn型の半導体はできません。必ず熱を加えてシリコン原子と共有結合させなくてはなりません。これを活性化(Activation)と言います。シリコン中を拡散して広がるので拡散とかドライブなどと呼ぶこともあります。

C/Tプロセス

12.BPSGデポジション 熱CVD
BPSGとはBとPが入ったSiO2のことです。ボロンBは融点を下げるので熱を加えると容易に溶けてウエハー表面を流れて行きます。平坦化の手法の一種です。リンPは色々なものと結合し易く外からの不純物(Naイオン等)を捕らえて動かなくしてしまいます。これをゲッタリング作用と言います。Na+は可動イオンと呼ばれデバイス中を動き回りいたずらをします。大きな電荷をもっていますからキャリアにとっては邪魔そのものです。トランジスタの閾値変動などを起こします。リンPをいれることで閾値電圧の変動(+Naイオンに起因する)を押さえることができます。

13.リフロー(Reflow) 850-900℃        (ファーネスプロセスまたはRTP)
加熱して溶かして流し平坦化を行います。CMPによる平坦化以前の古典的な手法の一つです。BPSGは熱を加えないと安定化して使えません。吸湿して結晶性の欠陥を作ったりします。ファーネスと呼ばれる加熱炉やRTP(Rapid Thermal Process)などにより加熱させています。デポジションさせた膜は再び流す(Flowing)させるの意味でリフロー (Reflow)と呼んでいます。平坦化のため厚めにデポジションさせてから溶かして流し、膜厚調整のためフッ酸などでエッチングして規定の厚さにしています。

14.コンタクト パターン転写
Si面への配線のための穴あけ用のマスクパターン転写です。
17.コンタクトエッチ オキサイドエッチング
ガス放電を利用したエッチングでBPSG膜を削り穴をあけます。この穴をコンタクトと呼びます。ゲート及びソース・ドレインへ電極を取るためです。

15.レジストアッシング除去と
洗浄(ウエットクリーン)
コンタクト底部にエッチングなどでの生成物が付く場合があります。またシリコン面が出ますので表面が少し空気に触れて酸化します。自然に発生するので自然酸化膜(Native Oxide)と言います。これらを完全に除去しないと良い接合が得られません。

第一メタル配線プロセス

PVD(Physical VaporDeposition)
メタルスパッタ(アルミニウム)
金属膜を付けて配線を作る工程です。PVD(Physical Vapor Deposition)という装置で行います。スパッタともいいますが真空内で放電によって作られたAr+イオンを加速して金属にぶつけそのから金属原子をたたき出して反対側のウエハー上に成膜させるものです。金属はターゲットと言います。ターゲットの種類は色々ありアルミ、チタン、タングステンやシリコンもあります。膜の種類によりターゲットを換えて成膜させます。
16.メタル配線パターニング
金属配線と取るためのパターン転写を行います。
メタルエッチ (アルミエッチ)
アルミエッチではCl2などの塩素系ガスを使用しますのでアルミが錆びる現象(コロージョン)が発生する場合があります。
アッシング&ウエットクリーン
配線工程では酸系のウエットクリーンは出来ません。金属が溶けてしまいます。従って有機溶剤系などを使用します。各社各様で特色があります。一般に配線用の洗浄は薬液が限られてきますので洗浄能力は低下します。配線工程はゴミ(パーティクル)との戦いで歩留まりを決めてしまいます。

VIAプロセス

23.最終保護膜デポジション
(CVD)

デバイスを外界の環境から守るための防御膜です。パッシベーション(Passivation)とも言い一般に化学的に強いシリコンナイトライド膜(SiN)が用いられます。しかしシリコンナイトライドは誘電率が高くデバイススピードが低下してしまうためシリコン酸化膜SiO2とサンドイッチにして併用することもあります。配線に接する方はシリコン酸化膜(SiO2)をおき、配線から遠い方はシリコンナイトライド(SiN)にしています。こうすると配線との結合容量を減らすことができます。デバイス中の膜としてはかなり厚めに堆積させて内部を保護しています。

第2配線プロセス

デバイスを外界の環境から守るための防御膜です。パッシベーション(Passivation)とも言い一般に化学的に強いシリコンナイトライド膜(SiN)が用いられます。しかしシリコンナイトライドは誘電率が高くデバイススピードが低下してしまうためシリコン酸化膜SiO2とサンドイッチにして併用することもあります。配線に接する方はシリコン酸化膜(SiO2)をおき、配線から遠い方はシリコンナイトライド(SiN)にしています。こうすると配線との結合容量を減らすことができます。デバイス中の膜としてはかなり厚めに堆積させて内部を保護しています。

出来上がり

ご紹介しましたプロセスは1個のMOSトランジスタを作ると言う単純なものでした。しかしカスタムLSIに代表されるデバイスは、多くのMOSトランジスタを組み合わせて作られており基本的なものを理解すれば後は同じ工程の繰り返しです。実際にはCMOS構造をとるためのウエル(Well)工程やp,nチャネルMOSトランジスタを同時に作ること、素子分離のための工程が入ること、配線が多層化することなどです。これらはこのシリーズを通して順次解説してゆく予定です。

************* 実習用マスクセット ****************
お絵かきソフトでパターンを描いてプリントアウトします。カッターで切り抜いてマスクとします。

実習用マスクセット

下の写真は第一配線用(メタルワン)のマスクです。これをマスクとして、ハムなどを包丁で切って加工し、食パンに挟んでMOS型サンドイッチを作ります。

第一配線マスク

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